[/b]Philby à écrit[b]



le glissement est faible, (1/2 période de NEW clock) mais tu as raison. Dans cette configuration, pour que tout soit isosyncrone, il faut renvoyer new clock au transport, et dans ce cas on retombe dans la situation d'une unique horloge qui cadence le système. Et bien que ce soit de l'avis de tous la meilleure solution pour limiter au maximum les erreurs temporelles. Je préfèrais quant à moi, et je pense à tous les DIYeurs, rester dans des solutions simple. reclocking du DAC seulement.
Dès lors la solution que j'ai envisagé ne conviens pas.
Une PLL qui fonctionne bien, Hum très compliqué à réaliser,et à mettre au point. (Plus de composants, plus de place, plus cher.)

D'après toi quel serais la meilleure solution de reclocking dans cet esprit ?
New clock IN pour le CS841x (Fsync - SCK) ?
Aurais-tu une autre solution ?
D'avance je te remercie, de ta réponse, et tous ceux qui voudrons y participer.

Note: Vu que beaucoup de monde dispose de ce fameux CD723, rien n'empêche de réaliser le schémas fourni en mettant pour NEW clock la valeur du Drive du 723 (8.467Mhz)Le temps de mettre au propre le schéma, et j'envoie.

que penser de ma proposition avec 2 latch pour faire un buffer des données

Feeling à écrit




Salut Feeling

Excuse-moi, mais je ne vois pas trop bien ta proposition, peux-être avec un ptit dessin je comprendrais mieux ton idée ?

A part ca pour en revenir à ce que j'ai exposé, je mets un lien vers le schéma sur le Wiki pour le clock complet du 723, c'est relativement simple, et on peux l'essayer rapidement.
http://cabestan.be/wiki/images/2/20/Clock.jpg

Salutations à tous Tony

non mon idée étais saugrenue ... désolé.

j'aime bien ton idée de reclockage Tony.

à quoi servent les deux NAND 74HC00 n'introduisent-t-ils pas inutilement du jitter ?



Philby & Osborof, vous pensez quoi de l'idée de Tony ?

Feelng à écrit



Comme Buffer pour la sortie Horloge, pour la connection à un transformateur d'impulsion 1:1 de sortie clock pour le Drive.
Note:l'horloge en elle-même ne peux pas alimenter beaucoup de CI, c'est pourquoi il faut l'amplifier.

Les signaux décodés par le CS841x sont transmis au DAC, seul le signal BCK et traité. Admettons qu’il y à décalage dans la transmission Drive => décodage CS841X => sortie BCK ce dernier est remis en phase avec la clock régulièrement. L'horloge inversée déclenche le latch et les signaux le traversent le signal BCK lui est validé et transmis 1/2 période de clock système plus tard. Ainsi on supprime tout décalage de BCK. Dans cette config le système Drive -DAC partage la même clock et sont pratiquement syncrone.

Salutations à tous Tony.

oui je comprends pourquoi tu décale d'une demi période avec l'inverter, 74HC04 mais je ne comprends pas le second inverter et les 2 nand .....

( pardonnez mon ignorance )

Feeling à écrit



Sur le sujet, je suis d'accord avec Philby. Un 4040 pour BCK ??? .. jpense que cela à plutôt été fait pour simplifier et ne mettre qu'une puce supplémentaire,mais bon ca marche.
Mais on peux faire mieux....

Ce que j'utilise pour Fs c'est des 74HC163 compteur progr. 4bits
SYNCRONE fréq max 25Mhz Cadencé par horloge 2.8224Mhz

Salutations.Tony

Hello osborof,

je viens de reflechir 3 secondes à ta suggestion de 74VHC74 ...
j'ai un 74LS374 qui est un 8flipflop D ... donc même chose que le 74VHC74 (sauf qu'il y en a 8 et que c pas vhc, mais bon pour tester des circuits ca reviens au meme)

mais ... il est impossible de faire un "compteur" pour diviser une frequence avec des flip flop qui sont dans un même boitier avec une clock unique ...
on sait juste faire une chenille ... (à moins que tu ne mettes d'autres circuits logiques, mais bon autant utiliser un VHC4040 alors il me semble)

qu'en pense tu ?

A+
laurent.

L ' idée était encore plus simple; il s' agissait de retraiter les signaux après le décodeur SPDIF, avant de les transmettre au DAC; grace au 74VHC74 ( 170MHz). Je crois que c'est E. Kwak qui utilisé ça.
Mais je crains que le remède ne soit pire que le mal du point de vue de la musicalité.

Gérard.

oui ....

j'ai un peu réfléchi et retourné le probleme dans tous les sens hier .... il n'y a pas de solution miracle ....

A+
laurent.

J'ai suivi avec intérêt ce fil, même si je n'y ai pas participé, faute de temps.
Le problème soulevé est le problème classique de communication entre deux systèmes synchrones, mais d'horloges différentes.
Il n'y a pas de solution miracle, en effet, mais il y a une solution simple : il s'agit de bufferiser les données sortant du SPDIF avant de les envoyer sur le DAC.

Le décodeur SPDIF écrit dans la FIFO avec sa propre horloge, puis il suffit d'utiliser l'horloge "propre" du DAC pour la lecture de cette même FIFO.

Je ne l'ai jamais utilisé, mais le SN74ACT2226 devrait pouvoir faire ça relativement simplement.
La doc est là : http://www.alldatasheet.com/datasheet-p ... 226DW.html

Pour l'instant, je n'ai pas le temps de m'y consacrer, mais d'ici deux semaines/1 mois je serai un peu plus disponible.
En gros, mon idée est la suivante :

Comme ce composant dispose de deux FIFO, on les met en série.
On laisse la première FIFO se charger complètement (64 cycles pour le 2226, 256 cycles pour le 2228), puis on active la lecture par le DAC.
De cette manière on a une marge d'au pire 64 bits : si l'horloge du DAC est plus rapide, on a une FIFO pleine d'avance, si elle est plus lente, on a une FIFO vide de secours.
Il reste à calculer le temps dont on dispose avant over/underflow en fonction du glissement entre les deux horloges ...

Cordialement
CD

C 'est séduisant. Ceux qui veulent se lancer dans un prototype sont conviés...

Gérard.

c'est très intéressant en effet comme solution

les horloges Xo tent sont données pour un écart de 50 bpm environ
Clock output: Specified frequency, +/- 50ppm (à 11,2896Mhz) et pareil pour la source, donc *2

donc à 44.100Khz ca nous fait 100/256 = ~0.4bpm, soit 1 miss tous les 2,5 minutes environ, donc il faudrais prévoir (pour un cd de 1H) 24bit en avant et 24 en arière ... (donc un buffer de 64 ou 256 ce serait parfait) c'est pas grand chose

la chose dure dans l'histoire va être de commencer la lecture pil poil lorsque le buffer sera rempli à moitié, et comme ca il poura traiter les 2 cas trop rapide, ou trop lent.

A+
laurent.

ps :ceci n'est vallable que si l'horloge du transport est aussi à ~50bpm+/-

ca a l'air pas mal le act2228

il n'y a pas de 74ACT222x chez farnel

En fait, c'est très simple :
- si on utilise une seule FIFO, on utilise la sortie "Half Full" pour démarrer la conversion
- si on utilise deux FIFO en série, on utilise la sortie "Output Ready" de la seconde FIFO pour réellement activer la conversion, éventuellement associée à la sortie "Almost Full/Almost Empty" de la première FIFO.

Mais si on n'a besoin d'un retard de 24 bits uniqement, utiliser une seule FIFO sera plus simple à mettre en oeuvre : la sortie HF s'activera après 32 bits dans le cas du 2226, ou 128 bits dans le cas du 2228.

Cordialement
CD